CPLD（Complex Programmable Logic Device  復(fù)雜可編程邏輯器件，內(nèi)部結(jié)構(gòu)為“與或陣列”。該結(jié)構(gòu)來自于典型的PAL、GAL器件的結(jié)構(gòu)。任意一個組合邏輯都可以用“與—或”表達式來描述，所以該“與或陣列”結(jié)構(gòu)能實現(xiàn)大量的組合邏輯功能）

           簡單的“與或”陣列：（PAL、GAL、CPLD）

                 含查找表的邏輯單元：（FPGA）

CPLD和FPGA的主要區(qū)別：

1、布線能力

    CPLD內(nèi)連率高，不需要人工布局布線來優(yōu)化速度和面積，較FPGA更適合于EDA芯片設(shè)計的可編程驗證。

2、延遲小預(yù)測能力

    CPLD連續(xù)式布線結(jié)構(gòu)決定時序延時是均勻的和可預(yù)測的，F(xiàn)PGA分段式布線結(jié)構(gòu)決定了不可預(yù)測時間延遲。  

3、集成度的不同  

            CPLD：500 ~ 50000門； FPGA：1K ~ 10M 門

4、應(yīng)用范圍的不同 

            CPLD邏輯能力強而寄存器少，適用于控制密集型系統(tǒng)；

            FPGA邏輯能力較弱但寄存器多，適于數(shù)據(jù)密集型系統(tǒng)。

CPLD和FPGA的優(yōu)點：

1.規(guī)模越來越大，實現(xiàn)功能越來越強，同時可以實現(xiàn)系統(tǒng)集成。

2.研制開發(fā)費用低，不承擔投片風險，使用方便。

3.通過開發(fā)工具在計算機上完成設(shè)計，電路設(shè)計周期短。

4.不需要設(shè)計人員了解很深的IC知識，EDA軟件易學易用。

5.通過FPGA和CPLD開發(fā)的系統(tǒng)成熟后，可以進行ASIC設(shè)計，形成批量生產(chǎn)。